硬件工程师面试必备（二）
[b][font=宋体]数字电路：[/font][/b][font=Times New Roman]1[/font][font=宋体]、同步电路和异步电路的区别是什么？（仕兰微电子）[/font][font=Times New Roman] [/font]
[font=Times New Roman]2[/font][font=宋体]、什么是同步逻辑和异步逻辑？（汉王笔试）[/font][font=Times New Roman] [/font]
[font=宋体]同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。[/font][font=Times New Roman] [/font]
[font=Times New Roman]3[/font][font=宋体]、什么是[/font][font=Times New Roman]"[/font][font=宋体]线与[/font][font=Times New Roman]"[/font][font=宋体]逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）[/font][font=Times New Roman] [/font]
[font=Times New Roman]Answer[/font][font=宋体]：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用[/font][font=Times New Roman]oc[/font][font=宋体]门来实现，由于不用[/font][font=Times New Roman] oc[/font][font=宋体]门可能使灌电流过大，而烧坏逻辑门。[/font][font=Times New Roman] [/font][font=宋体]同时在输出端口应加一个上拉电阻。[/font][font=Times New Roman] [/font]
[font=Times New Roman]4[/font][font=宋体]、什么是[/font][font=Times New Roman]Setup [/font][font=宋体]和[/font][font=Times New Roman]Holdup[/font][font=宋体]时间？（汉王笔试）[/font][font=Times New Roman] [/font]
[font=Times New Roman]5[/font][font=宋体]、[/font][font=Times New Roman]setup[/font][font=宋体]和[/font][font=Times New Roman]holdup[/font][font=宋体]时间[/font][font=Times New Roman],[/font][font=宋体]区别[/font][font=Times New Roman].[/font][font=宋体]（南山之桥）[/font][font=Times New Roman] [/font]
[font=Times New Roman]6[/font][font=宋体]、解释[/font][font=Times New Roman]setup time[/font][font=宋体]和[/font][font=Times New Roman]hold time[/font][font=宋体]的定义和在时钟信号延迟时的变化。（未知）[/font][font=Times New Roman] [/font]
[font=Times New Roman]7[/font][font=宋体]、解释[/font][font=Times New Roman]setup[/font][font=宋体]和[/font][font=Times New Roman]hold time violation[/font][font=宋体]，画图说明，并说明解决办法。（威盛[/font][font=Times New Roman]VIA 2003.11.06 [/font][font=宋体]上海笔试试题）[/font][font=Times New Roman] [/font]
[font=Times New Roman]Answer[/font][font=宋体]：[/font]
[font=Times New Roman]Setup/hold time [/font][font=宋体]是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发[/font][font=Times New Roman] [/font][font=宋体]器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）[/font][font=Times New Roman]T[/font][font=宋体]时间到达芯片，这个[/font][font=Times New Roman]T[/font][font=宋体]就是建立时间[/font][font=Times New Roman]-Setup time.[/font][font=宋体]如不满足[/font][font=Times New Roman]setup time,[/font][font=宋体]这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。[/font][font=Times New Roman] [/font][font=宋体]保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果[/font][font=Times New Roman]hold time [/font][font=宋体]不够，数据同样不能被打入触发器。[/font][font=Times New Roman] [/font]
[font=宋体]建立时间[/font][font=Times New Roman](Setup Time)[/font][font=宋体]和保持时间（[/font][font=Times New Roman]Hold time[/font][font=宋体]）。建立时间是指在时钟边沿前，数据信[/font][font=Times New Roman] [/font][font=宋体]号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么[/font][font=Times New Roman]DFF[/font][font=宋体]将不能正确地采样到数据，将会出现[/font][font=Times New Roman] met stability[/font][font=宋体]的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时[/font][font=Times New Roman] [/font][font=宋体]间，那么超过量就分别被称为建立时间裕量和保持时间裕量。[/font][font=Times New Roman] [/font]
[font=Times New Roman]8[/font][font=宋体]、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）[/font][font=Times New Roman] [/font]
[font=Times New Roman]9[/font][font=宋体]、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）[/font][font=Times New Roman] [/font]
[font=Times New Roman]Answer[/font][font=宋体]：[/font]
[font=宋体]在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。[/font][font=Times New Roman] [/font]
[font=Times New Roman]10[/font][font=宋体]、你知道那些常用逻辑电平？[/font][font=Times New Roman]TTL[/font][font=宋体]与[/font][font=Times New Roman]COMS[/font][font=宋体]电平可以直接互连吗？（汉王笔试）[/font][font=Times New Roman] [/font]
[font=Times New Roman]Answer[/font][font=宋体]：[/font]
[font=宋体]常用逻辑电平：[/font][font=Times New Roman]1.2V[/font][font=宋体]，[/font][font=Times New Roman]5V[/font][font=宋体]，[/font][font=Times New Roman]3.3V[/font][font=宋体]；[/font][font=Times New Roman]TTL[/font][font=宋体]和[/font][font=Times New Roman]CMOS[/font][font=宋体]不可以直接互连，由于[/font][font=Times New Roman]TTL[/font][font=宋体]是在[/font][font=Times New Roman]0.3-3.6V[/font][font=宋体]之间，而[/font][font=Times New Roman]CMOS[/font][font=宋体]则是有在[/font][font=Times New Roman]12V[/font][font=宋体]的有在[/font][font=Times New Roman]5V[/font][font=宋体]的。[/font][font=Times New Roman]CMOS[/font][font=宋体]输出接到[/font][font=Times New Roman]TTL[/font][font=宋体]是可以直接互连。[/font][font=Times New Roman]TTL[/font][font=宋体]接到[/font][font=Times New Roman]CMOS[/font][font=宋体]需要在输出端口加一上拉电阻接到[/font][font=Times New Roman]5V[/font][font=宋体]或者[/font][font=Times New Roman]12V[/font][font=宋体]。[/font][font=Times New Roman] [/font]
[font=Times New Roman]11[/font][font=宋体]、如何解决亚稳态。（飞利浦－大唐笔试）[/font][font=Times New Roman] [/font]
[font=Times New Roman]Answer[/font][font=宋体]：[/font]
[font=宋体]亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。[/font][font=Times New Roman] [/font]
[font=Times New Roman]12[/font][font=宋体]、[/font][font=Times New Roman]IC[/font][font=宋体]设计中同步复位与[/font][font=Times New Roman] [/font][font=宋体]异步复位的区别。（南山之桥）[/font][font=Times New Roman] [/font]
[font=Times New Roman]13[/font][font=宋体]、[/font][font=Times New Roman]MOORE [/font][font=宋体]与[/font][font=Times New Roman] MEELEY[/font][font=宋体]状态机的特征。（南山之桥）[/font][font=Times New Roman] [/font]
[font=Times New Roman]14[/font][font=宋体]、多时域设计中[/font][font=Times New Roman],[/font][font=宋体]如何处理信号跨时域。（南山之桥）[/font][font=Times New Roman] [/font]
[font=Times New Roman]15[/font][font=宋体]、给了[/font][font=Times New Roman]reg[/font][font=宋体]的[/font][font=Times New Roman]setup,hold[/font][font=宋体]时间，求中间组合逻辑的[/font][font=Times New Roman]delay[/font][font=宋体]范围。（飞利浦－大唐笔试）[/font][font=Times New Roman]Delay < period - setup – hold [/font]
[font=Times New Roman]16[/font][font=宋体]、时钟周期为[/font][font=Times New Roman]T,[/font][font=宋体]触发器[/font][font=Times New Roman]D1[/font][font=宋体]的建立时间最大为[/font][font=Times New Roman]T1max[/font][font=宋体]，最小为[/font][font=Times New Roman]T1min[/font][font=宋体]。组合逻辑电路最大延迟为[/font][font=Times New Roman]T2max,[/font][font=宋体]最小为[/font][font=Times New Roman]T2min[/font][font=宋体]。问，触发器[/font][font=Times New Roman]D2[/font][font=宋体]的建立时间[/font][font=Times New Roman]T3[/font][font=宋体]和保持时间应满足什么条件。（华为）[/font][font=Times New Roman] [/font]
[font=Times New Roman]17[/font][font=宋体]、给出某个一般时序电路的图，有[/font][font=Times New Roman]Tsetup,Tdelay,Tck->q,[/font][font=宋体]还有[/font][font=Times New Roman] clock[/font][font=宋体]的[/font][font=Times New Roman]delay,[/font][font=宋体]写出决定最大时钟的因素，同时给出表达式。（威盛[/font][font=Times New Roman]VIA 2003.11.06 [/font][font=宋体]上海笔试试题）[/font][font=Times New Roman] [/font]
[font=Times New Roman]18[/font][font=宋体]、说说静态、动态时序模拟的优缺点。（威盛[/font][font=Times New Roman]VIA 2003.11.06 [/font][font=宋体]上海笔试试题）[/font][font=Times New Roman] [/font]
[font=Times New Roman]19[/font][font=宋体]、一个四级的[/font][font=Times New Roman]Mux,[/font][font=宋体]其中第二级信号为关键信号[/font][font=Times New Roman] [/font][font=宋体]如何改善[/font][font=Times New Roman]timing[/font][font=宋体]。（威盛[/font][font=Times New Roman]VIA 2003.11.06 [/font][font=宋体]上海笔试试题）[/font][font=Times New Roman] [/font]
[font=Times New Roman]20[/font][font=宋体]、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）[/font][font=Times New Roman] [/font]
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